Tengo un banco de pruebas y módulos verilog. Quiero escribir la salida del banco de pruebas en un archivo anmed como output.txt. Mientras hago este trabajo, quiero usar $ monitor.
¿Es posible? En caso afirmativo, ¿puedes darme un pseudo códig...
Los núcleos IP de HDL dirigidos a ASIC, FPGA o ambos a menudo son muy útiles para agregar funcionalidad a un proyecto rápidamente. Los núcleos de licencias están disponibles comercialmente de muchas fuentes a un rango de precios, pero cada vez h...
Estoy considerando usar Impulse C para escribir el código C que se compilará en HDL para mi FPGA. Tengo curiosidad por saber qué experiencias han tenido las personas con Impulse C, para comprender mejor las ventajas y desventajas, y en qué cas...
A pesar de que la IP tiende a facilitar las cosas, me gustaría encontrar información sobre los protocolos e interfaces haciendo todo por mí mismo (entiendo la dificultad de la tarea y tengo recursos para ayudarme como profesores y libros). Por l...
Lo siento si la siguiente pregunta parece una pregunta muy especializada (o de programación), pero espero que haya gente en este foro que haya realizado el modelado VHDL / Verilog y pueda responder:
Estoy escribiendo un modelo de simulación d...
¿Cómo puedo estar seguro de que, al momento del arranque, mi módulo no obtendrá valores aleatorios de sus señales de control y escribirá en una dirección * antes de restablecer el módulo?
* (o cualquier cosa que no deba hacerse antes de res...
Soy muy consciente de la programación de procesadores y microcontroladores en C. ¿Pero se puede usar el código C (no SystemC) para el diseño lógico de los FPGA? ¿Existen herramientas de software específicas para este propósito?
Consideremos un algoritmo (por ejemplo, cifrado) que tiene 8 pasos estrictamente idénticos (la salida se usa como entrada del siguiente paso).
Teniendo en cuenta que tengo suficientes recursos para colocar 8 "módulos paso a paso" en mi pizar...
He escrito un código verilog y la simulación RTL está funcionando bien. Después de esto, sinteticé el diseño utilizando la herramienta XST en Xilinx ISE 13.2. La simulación post-síntesis está mostrando algunos resultados inesperados. No sé qué s...
Soy nuevo en VHDL y tengo un problema con mi código que parece que no puedo solucionar. Se supone que debemos hacer esto utilizando la asignación de señal seleccionada o la búsqueda en la tabla. El mío es una especie de combinación de los dos, y...