Por lo que he leído, entiendo que las herramientas de síntesis modernas son capaces de volver a sincronizar los registros donde los registros se mueven entre la lógica combinacional para cumplir con las restricciones de tiempo.
Por ejemplo, e...
Con respecto al periférico Ethernet del Spartan 3E FPGA, específicamente el chip Ethernet SMSC LAN83C185. La tarea es crear nuestra propia interfaz entre el PLB y el chip de Ethernet. Hasta ahora, lo he estado basando en el controlador xps_ether...
Estoy tratando de implementar circuitos de capacitores conmutados y, por lo tanto, necesito generar un reloj de dos fases sin superposición. He estado tratando de usar un FPGA para el mismo. Desafortunadamente, mi herramienta de síntesis: Quartu...
Me pregunto si hay algún tipo de indiferencia en Verilog (o VHDL) donde pueda decir, use la señal A o la señal B, realmente no me importa porque serían funcionalmente equivalentes, solo ¡Haz tu mejor esfuerzo, buena suerte!
Ejemplo :
module...
Quiero crear una instancia de un módulo que tenga parámetros usando el bloque de generación. Pero quiero asignar diferentes valores a los parámetros para diferentes instancias del módulo.
Por ejemplo:
Este es mi módulo que quiero ins...
VHDL y Verilog son bastante similares, pero no tienen las mismas características, aunque sin duda hay una superposición masiva.
¿Cuáles son algunas de las cosas que son más fáciles de hacer en VHDL pero no tan fáciles o incluso imposibles de...
(Tengo dos preguntas para ti al final.)
Estoy usando SystemVerilog para hacer varios ejercicios (para edificación personal) en el capítulo 7 de Diseño digital y arquitectura de computadora . Estoy usando Quartus II 13.1.2 Web Edition de Alte...
Actualmente estoy aprendiendo VHDL. Como ejercicio decidí implementar algunos de los chips de la serie 7400. A continuación se muestra el 74153 y, mientras lo probamos con ghdl / gtkwave, parece funcionar.
Pero estoy seguro de que esta implem...
Estoy trabajando en un proyecto VHDL que es una prueba pequeña de SDRAM. Tengo estas entidades:
arriba
sdramwrapper
sdram < - el núcleo IP generado sdrampkg < - contiene un paquete que contiene constantes utilizadas en varios lugar...
Estoy buscando algo para registrar las lecturas y escrituras en un bus AXI 4 en un archivo. Y similar para AXI4-Stream. Por lo que vale, esto es para Xilinx. Podría rodar la mía, pero esperaba que alguien más hubiera resuelto este problema.
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