Sé que esto es una posibilidad remota, pero pensé que lo haría mientras espero que la FAE me conteste. Esto está relacionado con las simulaciones y regresiones de Cadence Verilog.
Estoy intentando depurar un archivo * .ecom y no estoy seguro...
¿Cuál es la mejor práctica o método para sincronizar la entrada y salida de estímulos con un bloque lógico secuencial en VHDL?
Actualmente estoy ejecutando solo simulaciones de comportamiento, pero quiero asegurarme de que mi banco de pruebas...
Quería identificar automáticamente algunas estructuras en código HDL (Verilog / VHDL), digamos un sumador. Necesito detectar automáticamente cuántos agregadores en el diseño. No estoy seguro de por dónde empezar, ¿me gustaría convertir mi código...
Mi experiencia es en software y soy nuevo en (Sistema) Verilog, así que cuando tengo la tarea de implementar un cambio de caesar (desplazar cada letra en una cadena con N letras, envolviéndolo si es necesario, por ejemplo, ABCXYZ desplazado por...
Recientemente me he involucrado en el diseño de FPGA y solo estoy probando un nuevo hardware de SoC de Zync. He seguido un tutorial en línea para hacer parpadear algunos LED, sin embargo, lo he modificado para que parpadee todos los LED a difere...
quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida no está determinada, xxxx.
¿Puede alguien decirme si hay algún error en este código?
//Count
module count(clk,
rst, val, coin...
Estoy intentando implementar un módulo de controlador SRAM. Está estructurado de la siguiente manera
Conexiones externas:
extA [18: 0] - dirección
extIO [7: 0] - entrada / salida bidireccional
OE, WE, CE - señales de control
Conexi...
Tengo un proyecto que involucra audio en un Xilinx Spartan6 FPGA. El objetivo del proyecto es hacer un procesador de audio utilizando HDL (en su mayoría educativo y divertido). Es básicamente un flujo de efectos de audio que pueden configurarse...
Estoy creando un controlador de alimentación para un FPGA y, como nunca lo había hecho antes, me pregunto si estaría bien usando MATLAB (HDL Coder) como alternativa a VHDL. ¿Es esta generalmente una opción viable, la gente envía hardware diseñad...
Soy un diseñador de FPGA con experiencia en tecnología de la información y, por lo tanto, estoy acostumbrado al desarrollo de GIT y Test Driven para los diseños de FPGA. Por supuesto, el flujo fue automatizado por los scripts de creación, por lo...