Quería identificar automáticamente algunas estructuras en código HDL (Verilog / VHDL), digamos un sumador. Necesito detectar automáticamente cuántos agregadores en el diseño. No estoy seguro de por dónde empezar, ¿me gustaría convertir mi código en AST (árbol de sintaxis abstracta), buscar el patrón y luego convertirlo de nuevo a Verilog / HDL? ¿Alguien puede mencionar un ejemplo o un pequeño tutorial sobre cómo realizar estas tareas? Gracias