Tengo un PIC18F46K22 y lo programo con el compilador XC8. Al final, tendré un sistema como una PC con stdin y stdout . Así que en el bucle principal habrá una función que verifica si hay una nueva entrada. Si hay entrada, una func...
Quiero entender cómo las diferentes construcciones en el código VHDL se sintetizan en RTL.
¿Puede alguien decirme la diferencia entre la construcción If-Else y
Declaración de caso ¿las construcciones de un proceso en VHDL en términos de...
Cuando me estoy acercando a un problema en C ++ o python, existen muchas bibliotecas que hacen el trabajo pesado de mi código. Estoy pensando en GNU GSL , BOOST , o FFTW para C ++, y NumPy o SciPy para python. En muchos sentidos, el hecho de q...
Tengo una aplicación integrada que utiliza interrupciones y dma. El bucle principal solo envía datos a la PC.
¿Cómo diseñar el diagrama de flujo del programa? ¿Cómo mostrar interrupciones y dma trabajando en un diagrama de flujo?
He enco...
quiero mostrar el nivel de voltaje a través de un potenciómetro sobre la línea de comunicación serial (RS-232) en ASCII puro. Estoy tratando de hacer esto utilizando en la Junta: DEMO9S08AW60E .
Entonces, si el potenciómetro está en la posició...
He diseñado un multiplicador de 8 bits en Verilog que requiere un máximo de 8 ciclos de reloj para dar el producto. También he codificado un sumador de 16 bits basado en lógica combinacional. Ahora quiero integrar los dos para hacer un acumulado...
Para Verilog 2005, al escribir el banco de pruebas, ¿es posible crear una tabla de búsqueda de valores de retardo y luego asignar un cierto valor en ella para que sea el retardo de algún bloque de procedimiento?
Por ejemplo:
reg clk;...
Como decía el título, ¿estoy tratando de ver si se puede incrustar un Vector de Interrupción dentro de una función? Estoy usando IAR, pero gcc o ccs también funcionan. No lo veo hecho en ningún código en línea. Ejemplo:
void function_funtime (...
Todavía soy bastante nuevo en Verilog y todo, y podría necesitar ayuda para completar / corregir mi código para este problema. Hice el diagrama de estado, la tabla de estado / asignación, minimicé la ecuación e incluso me hice algunos de los reg...
Quería identificar automáticamente algunas estructuras en código HDL (Verilog / VHDL), digamos un sumador. Necesito detectar automáticamente cuántos agregadores en el diseño. No estoy seguro de por dónde empezar, ¿me gustaría convertir mi código...