Hace muchos años, mi profesor nos enseñó a programar la placa de desarrollo Xilinx Spartan II. Nos enseñó a pensar en el elemento de hardware que queríamos invocar (compuerta lógica, sumador, registro de cambios, etc.) y luego verifica Xilinx XT...
Quiero diseñar un sumador-restador de 8 bits en verilog. cuando cin es 1, debe agregar 2 números, cuando 0, debe restar.
Para realizar la resta, dije que agregue number1 y ~ number2 and 1 . Aquí está el código: (al restar, cin = 0 . po...
Escribí en un procedimiento el comportamiento de una transacción SPI simple que uso en mis bancos de prueba para facilitar la escritura y la lectura.
¿Hay alguna forma de hacer que este procedimiento sea lo más genérico posible sin mencionar el...
Casi todos los libros y blogs de verilog sugieren que no se incluyan las tareas de bloqueo y desbloqueo en el mismo bloque siempre.
Pero a veces también veo un código que tiene un código de bloqueo y desbloqueo en el mismo bloque, aún puede f...
Básicamente, estoy usando una tabla de búsqueda para generar en bcd el cuadrado de un solo dígito bcd.
El problema que tengo es que no está dando la respuesta correcta.
Por ejemplo: el resultado que obtengo por el cuadrado de estos números...
Quiero poner 256 registros de cambio de realimentación lineal en un FPGA y cada LFSR tendrá solo dos posiciones de toque para la retroalimentación XNOR y cada registro es de 63 celdas. No me importa si los LFSR no son de longitud máxima. El prob...
El objetivo de este proyecto es diseñar una alarma de bloqueo computacional en Verilog para que se ejecute en un tablero Altera (la nota en el tablero 0 está en realidad ACTIVADA y 1 en DESACTIVADA).
Basándome en los criterios de diseño, creé...
Soy nuevo en el mundo FPGA y FPGA-SoC. Tengo una placa DE1-SoC. Estoy haciendo un proyecto. El diseño de hardware del proyecto contiene un bloque de memoria que se inicializa utilizando el archivo .mif. Sé que podemos usar la dirección asignada...
Una IP de Vivado está generando una cantidad excesiva de advertencias de Modelsim que dificultan la evaluación de la simulación de las advertencias que realmente me interesan.
Lo veo en el comando Modelsim documentación que para suprimir un...
Estoy tratando de hacer un demultiplexor de 8 vías en hdl. El hdl es nog vhdl o verilog. Se interpreta especialmente para un nand2tetris cursus.
Intento obtener algo como esto
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