Al usar el * o / en VHDL, la herramienta de síntesis deducirá el bloque de IP apropiado para llevar a cabo esa operación. Si abrimos la GUI real para ese bloque de IP, podemos encontrar muchas opciones, por ejemplo, seleccionar si implementar la...
¿Cuál es la mejor práctica para crear un bus, que es solo la extracción de ciertos bits de un bus más grande? No quiero almacenar los números de índice para realizar la búsqueda en el programa generar si se pudiera evitar ... Esperaba algo como...
Necesito crear una puerta lógica que averigüe si un número es negativo o no.
La entrada es de 8 bits y la salida es de 1 bit, y si la entrada es 1 (es decir, un número negativo), la salida también debe ser 1, pero si la entrada es 0, entonces...
¿Cuál es la mejor manera de hacer un multiplexor N: 1 en Verilog (NO SystemVerilog), donde el máximo N es 64? Cada entrada tiene un ancho de 32 bits y hay N tales entradas. Verilog no permite matrices bidimensionales como argumentos de puerto, p...
Estoy intentando simular un flip flop D usando Vivado 2018.2.2.
Pero al ejecutar la simulación, aparece una ventana que indica la hora actual: 0 fs. El programa no se congela, simplemente no progresa. Aquí está el código:
LIBRARY IEEE;
USE IEE...
Cuando se ejecuta un $cast entre una base y una clase de objetos derivados, ¿asigna más memoria para el controlador de clase derivado?
$cast(derived, base) En una conversión exitosa, el manejador también podría acceder a miembro...
Estoy escribiendo un fsm que se toca entre s1 y s2 y no pasa al siguiente estado. Incluso si aumento la demora después de s3 (para que se complete la operación). Incluso observé la simulación de que los datos estaban disponibles en ese instante,...
Escribí a algún tipo de prescaler en verilog para hacer la señal sclk_adc desde clk_i.
por ahora mi código se ve como:
always @(posedge clk_i)
begin
//generation of sclk_adc
end
ahora me pregunto ¿hay alguna probabilidad de cargar reg...
Tengo el siguiente fragmento de código donde se utiliza una variable temporal para contar el número de 1s en una matriz:
// count the number 1s in array
logic [5:0] count_v; //temp
always_comb begin
count_v = arr[0];
if (...
Estoy simulando un material de cambio de fase en Verilog-A y necesito calcular la potencia a través del material. El material es una resistencia, por lo que satisface la ley de Ohm. Por lo tanto, P = IV = (I ^ 2) R = (V ^ 2) / R debe satisfacers...