Estoy trabajando en un proyecto Verilog usando un FPGA (BEMICROMAX10) y algunos componentes de la placa base. El proyecto consiste en hacer un reloj digital en el que también puede configurar la hora utilizando los botones del FPGA. Me doy cuent...
Busqué en SO, y en la web, donde no encontré los ans.
Tengo el siguiente código, donde Se analizó con éxito 'defina y genere los resultados esperados, pero si el número de veces que se llama la macro es grande, ¿podemos usar construcción de bu...
Quiero inicializar una matriz de bytes (o cualquier otro tipo posible) a una cadena larga. Por ejemplo define: string str = "abcdefg" . Leí estos dos enlaces ( 1 & 2 ) pero no pude encontrar una manera simple. Estas son dos formas de...
Creé un módulo que primero ordena una matriz de bytes y luego el último elemento como mínimo (solo para la práctica). Cuando me moví en orden al bloque de tareas, no funcionó tan bien como antes. ¿Cómo se puede utilizar correctamente el bloque d...
Estoy intentando escribir un código HDL para convertir números de punto flotante en formato IEEE-754 a enteros y viceversa. Por ejemplo.
for floatToInt operation:
input = 8.9 (in IEEE-754 format)
output = 9 (an integer number)...
Estoy tratando de probar la funcionalidad GPIO de Altera (DE1, Cyclone II) con este sencillo programa.
Si GPIO_0 [0] recibe una señal alta (1), LEDG [0] se encenderá. Si recibe una señal baja (0), LEDG [0] se apagará.
Para la señal de entr...
Soy nuevo en electrónica y estoy tratando de envolver mi cabeza en torno a las diversas herramientas utilizadas para producir varios componentes digitales.
Mi comprensión de los lenguajes HDL como VHDL y Verilog es que describen el comporta...
El problema al que me enfrento es el siguiente: necesito un circuito de hardware que decida de manera equitativa entre, por ejemplo, las solicitudes de bus que ocurren al mismo tiempo.
Ejemplo:
A y B son los dos componentes que hacen las soli...
En el primer bloque del siguiente código recibo un error extraño cada vez que uso una asignación no bloqueante / El estado_SENDSYNC dura dos ciclos, aunque se supone que solo dura un ciclo. Cambiar a la asignación de bloqueo soluciona el problem...