Quiero un sistema con dos entradas, sel y in , y al menos dos salidas channel A y channel B . Aquí hay algunos pseudocódigos de lo que me gustaría implementar:
if sel == 1 {
channel_A = in;
float_pin(channel_B); /...
Para el diseño HDL que estoy desarrollando actualmente para un SoC de zynq, necesito invertir una señal de reloj debido a un par diferencial intercambiado en el nivel de placa.
El uso de "NO" para invertir agrega una LUT en la ruta y, como ta...
El diseño de VHDL a continuación debe extraer los bits Nth de los cuatro valores x_0, x_1, x_2 y x_3 y cree un nuevo valor en cada reloj, pero esto no está sucediendo.
Busque debajo del diseño y la salida generada para unos pocos valores...
quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida es indeterminada, xxxx.
¿Puede alguien decirme si hay algún error en este código?
//Count
module count(clk,
rst, val, coin...
Ejemplo muy simple con el que estoy atascado. Quiero que el diseño escrito en Verilog devuelva un año definido en la fuente como formato de 16 bits al mundo exterior con dos bytes.
'define MY_YEAR 16'd2017
entonces necesito dividir de alg...
(Supongamos que Mux4Way ya se ha implementado)
/**
* 4-way 16-bit multiplexor:
* out = a if sel == 00
* b if sel == 01
* c if sel == 10
* d if sel == 11
*/
CHIP Mux4Way16 {
IN a[16], b[16], c[16], d[16], s...
Estoy usando verilog en la herramienta de diseño VIVADO (XILINX), en simulación (post-síntesis y post-implementación) de mi diseño. Estoy recibiendo un noise (< em> Alta frecuencia (incluso mayor que el reloj real de la placa) cerca de ambo...
Encontré un ejemplo de código Verilog como sigue:
module test #(parameter p=1) ();
localparam [1:0] lp = ~(p)'(1'b0);
endmodule
No puedo entender la asignación de localparam lp .
¿Puede por favor explicar el código?
He implementado un contador de 4 bits utilizando HDL. Ahora he descargado el código a un kit de FPGA con un oscilador de 50 Mhz. Esto significa que el período de reloj será igual a 0.02 microsegundos y, en consecuencia, no reconoceremos el proce...