Frecuencia de reloj del circuito FPGA y contador de 4 bits [cerrado]

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He implementado un contador de 4 bits utilizando HDL. Ahora he descargado el código a un kit de FPGA con un oscilador de 50 Mhz. Esto significa que el período de reloj será igual a 0.02 microsegundos y, en consecuencia, no reconoceremos el proceso de conteo si la salida de 4 bits se implementará en 4 LED. Así que para resolver este problema, he cambiado el código para que la señal de salida del contador sea igual a 28 bits y luego haya acoplado los 4 LED con los 4 bits más significativos (24,25,26 y 27) para que pueda reconozca el contador como ahora el contador contará con 28 bits de salida en lugar de solo 4 bits. Ahora, necesito probar estas ecuaciones utilizando o, en otras palabras, debo cuantificar este efecto para probar que esto funcionará y el proceso de conteo será notificado por los usuarios de FPGA en mi presentación para este pequeño proyecto. Entonces, ¿cómo lo cuantifico?

    
pregunta John adams

1 respuesta

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como sabes si tienes 4bit_counter, puedes ver que el cuarto bit (el bit más a la izquierda) de este contador se convierte en uno después de contar los ocho levantamientos_de_hecho, que significa 2 ^ 3;

entonces, en su caso, el bit 24 se convierte en uno después de terminar (2 ^ 23) -1 cuentas y, como el período de reloj es de 0.02 milisegundos, toma (2 ^ 23) * 0.02 milisegundos. esta regla es aplicable a los tres LEDs restantes, por supuesto:

bit 25: (2 ^ 24) 0.02 ms; 26º bit: (2 ^ 25) 0,02 ms; Bit 27: (2 ^ 26) 0.02 ms;

    
respondido por el hojjat

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