Preguntas con etiqueta 'hdl'

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¿El enfoque de diseño de Síntesis de alto nivel (HLS) para los FPGA reducirá la demanda de los diseñadores de RTL? [cerrado]

Soy un estudiante senior de ingeniería eléctrica que está muy interesado en el diseño de FPGA y RTL. Pero recientemente, después de enterarme de lo que son capaces los compiladores de HLS, tuve que considerar la posibilidad de que eventualmente...
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¿Cómo transmito una señal de FM desde el puerto VGA_R en el DE2-115?

La mejor referencia para mi pregunta sería este video de youtube: enlace Estoy tratando de hacer exactamente lo que hicieron con los siguientes recursos: Matlab 2013a con HDL Coder y varios otros paquetes El tablero FPGA DE2-115 una...
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Regla de lista de sensibilidad en HDL

Tengo un poco de confusión sobre la regla de la lista de sensibilidad: todas las señales que se leen en el bloque siempre deben incluirse en la lista. Al incluir posedge CLK y EN en mi lista de sensibilidad, obtengo un valor de x cambiad...
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¿Qué es el acceso de memoria de puerta trasera?

Hay un término en la simulación / verificación HDL llamado "acceso de memoria de puerta trasera". He escuchado esto muchas veces aunque estoy No estoy seguro de cómo se implementa esto. Además, hay algunas referencias para este concepto....
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inicialización de la estructura del systemverilog con default = '1

¿Puede alguien arrojar luz sobre lo que debe hacer este código SystemVerilog: typedef struct { logic [15:0] a; logic [15:0] b; logic [15:0] c; } my_struct; localparam my_struct s = '{default:'1, c:0}; ¿Esto es legal? No puedo entender l...
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Transiciones de estado curioso en la simulación RTL de la máquina de estados

Tengo una máquina de estado simple como parte de mi módulo Verilog: localparam State_IDLE = 3'b000, State_WRITETOLANE1 = 3'b001; reg [2:0] currentState; reg [2:0] nextState; always @(posedge TxByteClk) begin if( rst ) begin cu...
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Generar sentencia if-for

¿Podemos declarar Generar declaración if-for? module prac#(parameter m=3) (input x, input[2:0]a,b,output[2:0]c); wire [2:0]f[0:3]; genvar i; generate if(!x) begin : d2 for(i=0;i<=m;i=i+1) begin:dd assign f[i]=(a & b); end end e...
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¿Se pueden sintetizar los demultiplexores?

En mi módulo de diseño digital que involucra HDL (Verilog) y una tonelada de diagramas RTL, nuestro profesor siempre dijo que nunca usarían demultiplexores porque no existen. ¿Por qué es eso?     
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Multiplicador de desplazamiento a la derecha de una declaración secuencial

Estoy intentando implementar un multiplicador de cambio a la derecha y se supone que esa es la ruta de datos. ¿Por qué este código genera este error ?:    Declaración secuencial ilegal. library ieee; use ieee.std_logic_1164.all; use ieee.s...
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¿Cuándo debo usar HDL o herramientas visuales?

Soy una especie de software, y decidí aprender cómo funciona la computadora bajo el capó. Así que he leído algunos libros de arquitectura de computadoras, y ahora tengo una comprensión decente de cómo funcionan los circuitos digitales (a nivel d...