Tengo una entrada y una salida. Y quiero convertir la salida a 1, si la entrada estaba activa a 100 tics (100 ciclos).
module check_100(
input wire clock,
input wire reset,
input wire in_a,
output reg out_a);
reg[10:0] counter;...
A veces he escuchado que alguien que escribe un diseño de circuito digital puede querer usar primitivas reales presentes en el FPGA directamente en el diseño. Esto significa incluir la biblioteca que contiene esas definiciones primitivas en nues...
Creé un multiplexor simple que alimenta diferentes entradas a la salida dependiendo de la máquina de estadísticas.
Ahora hay estados en los que no necesito el resultado, por lo que normalmente lo configuro en 0.
INST <= "01" WHEN fsm_state...
Necesito generar un reloj ajustable en hdl (verilog) en altera cyclone II fpga usando sondas de señal (bloques que pueden cambiar su valor de salida a través de jtag, no es necesario volver a compilar el código). Se me ocurrió una solución que u...
Programación personalizada para tableros de FPGA es una pregunta similar y útil para cualquiera que tenga el mismo, pero son diferentes . En ese hilo discuten opciones personalizadas y construyen sus propias opciones. Esta pregunta es sobre...
La lectura y escritura de archivos binarios en VHDL no es sencilla, no estoy seguro de por qué esto es así. Creo que Verilog y SystemVerilog están más cerca de C. ¿Tienen capacidad incorporada para leer / escribir archivos binarios? Espero que S...
No puedo entender la matemática detrás del cálculo de la exponencial de un número fuera del rango [-1, 1) (en realidad no estoy seguro de cuál es un buen rango para calcular exp usando CORDIC, en algún lugar leo [-pi / 4, pi / 4] y en otros he l...
Tengo una imagen .mif que quiero cifrar en Verilog. Para hacerlo, necesito leer la imagen en el programa y almacenarla en una matriz.
La imagen sería de 160 por 120 y me gustaría almacenarla en un tamaño de 160 * 120 * 3 (se multiplica por 3...