Encontré muchas publicaciones que dicen que el bloqueo inicial no se puede sintetizar en Verilog HDL . Incluso seguí la referencia estándar ( enlace ).
Personalmente uso restablecer para inicializar cualquier contenido en bloques de memo...
Los diseños FPGA pueden contener RTL junto con bloques IP. Estos bloques de IP probablemente serán del proveedor del FPGA. Los ejemplos de dichos bloques de IP son la creación de instancias de FIFO de reloj dual, bloques matemáticos de punto flo...
Disculpas por este título vago, pero mi pregunta es un poco específica.
Tengo dos preocupaciones:
Durante mi clase de electrónica digital, me dijeron que el diseño del procesador se lleva primero en una placa FPGA y se verifica. Sólo enton...
Soy nuevo en verilog y tengo un poco de problemas para llevarme bien con él.
Leí sobre reinicio asíncrono y síncrono y creo que lo logré, pero al implementar el mismo con verilog no puedo entender una línea de código que vi en este sitio web...
Hola EE StackExchange!
Hace varios meses que intento diseñar una CPU simple de 8 bits. Sin embargo, estoy experimentando un problema: la ALU genera el resultado de la operación dos ciclos de reloj después de que se ha presentado con datos vál...
Estoy leyendo la guía del usuario del segmento DSP de Spartan 6, y necesito usar el segmento DSP en un proyecto mío.
Me topé con esta pregunta, que Básicamente sugiere 3 formas de usar los cortes DSP
Inferir el segmento DSP
Uso del ge...
Teniendo el siguiente código:
library IEEE;
use IEEE.std_l0gic_1l64.all;
—— entity
entity t_ff_s is
port ( T,$,CLK : in std_logic;
Q : out std_log1c);
end t_ff_s;
—— entity
architecture my_t_ff_s of t_ff_s is
signal t_tm...
Muchos núcleos IP, especialmente de Xilinx, tienen una interfaz AXI de ARM. (AXI, AXI-Lite, AXI-Stream, APB, ... son parte de AMBA - arquitectura de bus de ARM).
El estándar de la interfaz AXI es de descarga gratuita (después del registro), p...
He escrito algunos códigos HDL para convertir la frecuencia del reloj en FPGA (100MHz) a una frecuencia que sea compatible con mi monitor VGA (65MHz):
reg FLAG = 0;
reg [26:0]count;
always@(posedge clock)
begin
if(reset)
count <= 'd...
He estado luchando con un programa Verilog muy simple. Es un registro de desplazamiento de 4 bits que se gira en cada ciclo de reloj y controla cuatro LED. (Como puede ver, soy nuevo en los FPAG y HDL).
El problema : debajo del código se sin...