Estoy usando anidados para bucles usando el módulo de generación para crear múltiples instancias de submódulos en verilog
Esto es para encontrar determinantes 4x4. Generé los submódulos con entradas proporcionadas en consecuencia, pero quiero al...
Estoy intentando implementar el codificador HDL en Simulink para convertir un subsistema a HDL que toma 2 entradas para una tabla de búsqueda 2D (LUT) y emite una señal. Esto funciona bien si el tipo de datos es un punto fijo, pero estoy tratand...
Estoy buscando dispositivos (conceptuales / software) para simplificar y unificar nuestro método actual de planificación y documentación de sistemas de control industrial, especialmente para ayudar con la depuración.
Actualmente se trata de una...
Tengo como tarea escolar hacer un reloj & calendario en un HDL. Como fuente tengo un oscilador de 10 MHz, que logré "reducir la velocidad" a 1 Hz, como quiero. Tengo contadores asíncronos por segundos, minutos, ... hasta años. Hasta ahora pa...
Estoy intentando aprender la palabra clave GENERIC en VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity adder is
generic (N: integer := 4);
Port ( Cin : in STD_LOGIC...
Mientras se diseña PISO (paralelo en serie fuera) en Xilinx Vivado usando Verilog, la forma de onda de salida de la simulación de comportamiento (nivel RTL, pre-síntesis) muestra un valor correcto (salida deseada) pero post-síntesis o post-imple...
Motivación:
Cuando construyo un componente de hardware que consta de muchos subcomponentes, entonces necesito probar los subcomponentes antes de conectarlos y hacer un banco de pruebas completo en VHDL. En algunos casos, probar la funcionalida...