¿Cómo puedo estar seguro de que, al momento del arranque, mi módulo no obtendrá valores aleatorios de sus señales de control y escribirá en una dirección * antes de restablecer el módulo?
* (o cualquier cosa que no deba hacerse antes de restablecer)
Si la pregunta se considera demasiado general: estoy intentando crear un código en System verilog con una plataforma Xilinx Zynq como dispositivo objetivo en mente.
Durante la secuencia de arranque, los pines de E / S se suelen levantar con una alta impedancia para que no puedan dañar otras partes. Para los registros y la memoria del FPGA puede definir la inicialización con el editor de restricciones.
Si usted mismo construye el PCB, es su trabajo (con la ayuda de las hojas de datos) proporcionar las señales de reinicio apropiadas (quizás secuenciales) a las distintas partes. Eventualmente necesitará también algunas resistencias de pull-up o pull-down o lógica adicional. También tiene la posibilidad de controlar el inicio de otras partes / módulos con su FPGA.
Estoy de acuerdo con la evaluación de Kitana, para aclarar, la secuencia de inicio habitual de un FPGA es algo como esto:
los rieles de alimentación suben - > FPGA está configurado - > el reinicio se emite a FPGA - > Las declaraciones de restablecimiento en su código establecen el IO en estados conocidos.
Espero que esto ayude
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