Por alguna extraña razón, Altera ya no tiene kits educativos sobre el ciclón II aquí . Estaba planeando usarlos para la minería de bitcoins o algún otro procesamiento de números. Luego encontré los FPGA x6500 y x6000, pero son mucho más caros /...
Estoy trabajando en un proyecto para la escuela que incluirá una entrada de un botón pulsador o dispositivo relacionado. Tenemos solo unos pocos tableros Spartan disponibles, pero tenemos acceso a Xlinx Vivado para simular un FPGA en su lugar. E...
En la memoria DDR3 hay una señal llamada DQS sobre la que tengo varias preguntas.
¿Para qué se abrevia DQS? especialmente Q
¿Cuál es el propósito de la luz estroboscópica de datos en DRAM y por qué no usar un reloj simple?
¿DQS en el chi...
Estoy diseñando la forma más simple de una cámara: un FPGA que interconecta un sensor de imagen y envía los datos adquiridos al dispositivo host a través de USB 3.0. No hay procesamiento en el FPGA, se utiliza para el control del sensor y la adq...
En Verilog, puedo usar un bloque siempre y hacer que se dispare en un borde positivo o negativo.
¿Es posible desencadenar el bloqueo tanto en el borde positivo como en , y por lo tanto tenerlo básicamente sincronizado al doble de la velocida...
Al simular, obtengo un error de tiempo de ejecución, así que estoy tratando de ejecutar un análisis RTL en Vivado para ver si se puede crear al menos el esquema del componente. El código es el siguiente
library IEEE;
use IEEE.std_logic_1164.al...
Recientemente obtuve una placa de desarrollo DE1-SoC de Intel y quería usarla para crear una instancia del diseño de computadora que creé mientras seguía el curso de Nand2Tetris en Coursera. Desafortunadamente, este diseño requiere que se conect...
Estoy desarrollando un generador de patrones en VHDL para probar los circuitos integrados. El problema es que necesito hacerlo lo más universal posible y debo tener en cuenta algunos factores, como la velocidad de salida, el binario o el triple...
Estoy tratando de entender y estudiar acerca de HDMI. Actualmente me estoy refiriendo a aquí ( enlace ).
Pero estoy confundido de que ¿por qué ese fifo necesita una resolución más alta?
en el caso de 640x480, no usan el fifo en el ejemplo. pero...
Estoy tratando de aprender Verilog y sentí curiosidad por la razón por la cual el bloque de mi FPGA parece proporcionar los datos que solicito al instante. Esperaba que hubiera algunos relojes que tendría que esperar antes de que mis resultados...