Estoy tratando de entender la velocidad de transferencia de memoria mientras trabajo con DDR3. Estoy obteniendo números diferentes.
Por ejemplo, en Wikipedia enlace DRAM tiene una tasa de transferencia máxima de 6400 MB / sa 17066MB / s, se...
Estoy tratando de entender cuánto tiempo se requiere en las ranuras de tiempo fpga para obtener el valor de 128 bits de DRAM3. Tengo un tablero de fpga con chip de 100 Mhz que habla con DRAM3 1600 Mhz. Gracias
Aprendí Java el año pasado y comencé a aprender VHDL y la implementación en BASYS3 este año. Solo trato de mostrar los números en el segmento siete comenzando desde 0 y cada vez que se presiona un botón, el número aumentará. Estoy familiarizado...
Entonces, al buscar material sobre la implementación de máquinas estatales de alto nivel en Verilog, encontré esto: También estoy intentando implementar un FSM de alto nivel en Verilog que tenga una cantidad de sentencias condicionales (si) a...
enlace
este anuncio es parte de un pequeño proyecto que tengo que conectar y fpga con este anuncio.
Quiero entender cómo la entrada de señal de origen en el ADC y cómo sale de ella, no está tan interesado en cómo se produce en su interio...
En el FPGA IGLOO2, sé que hay varios FCCC disponibles para su uso. Lo mejor que puedo decir, el que se usa se escoge en la síntesis. ¿Es posible forzar a las herramientas LiberoSOC a usar un FCCC en particular en lugar de elegir por mí?
Espec...
En Cyclone II FPGA, ¿puedo aplicar voltaje directamente en los pines de entrada, tal vez tomándolo de un pin Vcc? ¿O debería usar una resistencia? El siguiente esquema de la placa Altera DE2 parece que algunos interruptores de entrada no usan re...
Mi FPGA Spartan 3E admite un reloj de 50 Mhz a través de ociladores. Ahora estoy usando la conexión de cable RS-232 para enviar bits de salida en serie a mi sistema de computadora usando HyperTerminal / RealTerm.
Sin embargo, las velocidades...
Estoy intentando depurar mi proyecto VHDL en Vivado 2014.03 en un KC705 .
Mi proyecto consta de varios módulos VHDL implementados como núcleos IP personalizados, que están conectados en un diseño de bloque.
Seleccioné mark debug en...
Estoy enviando la señal de reloj de un DE0-Nano FPGA a uno de sus pines GPIO. A medida que aumenta la frecuencia, la señal se distorsiona cada vez más. ¿Es esto un problema con los pines GPIO que tienen búferes pequeños? Mi alcance tiene un anch...