Estoy tratando de entender cuánto tiempo se requiere en las ranuras de tiempo fpga para obtener el valor de 128 bits de DRAM3. Tengo un tablero de fpga con chip de 100 Mhz que habla con DRAM3 1600 Mhz. Gracias
Estoy tratando de entender cuánto tiempo se requiere en las ranuras de tiempo fpga para obtener el valor de 128 bits de DRAM3. Tengo un tablero de fpga con chip de 100 Mhz que habla con DRAM3 1600 Mhz. Gracias
En general, el tiempo de acceso a la DRAM depende de muchos factores:
Si la estimación de un orden de magnitud es correcta, la latencia de acceso aleatorio en el peor de los casos debe estar entre 50 y 100 ns, suponiendo que no se utilicen modos de ahorro de energía.
AGREGADO: esto también supone que el controlador DRAM en el FPGA no introduce sus propias latencias.