Me pregunto si Altera DE1 y DE2 tienen la misma UART. Tengo acceso tanto al DE1 como al DE2 y veo una pregunta similar, pero el manual no es específico sobre qué FPGA es aplicable.
AlART De2 de UART core
Estoy intentando ejecutar porque tengo un DE2-115.
Obtengo este resultado de depuración, entonces no sé qué hacer
nios2-flash-programmer --debug --epcs --base=0x0a001800 tPad_Selector.flash
Using cable "USB-Blaster [2-2]", device 1, instan...
Necesito usar un módulo de cámara junto con la placa de desarrollo De1-SoC. La cámara requiere 3.3V para funcionar y proporciona salidas con un pin de salida de 2.5V.
Estoy tratando de encontrar cuál es el rango de voltajes que detectará el F...
Mi aplicación básica consiste en enviar muestras de ADC a PC a través de Ethernet. El muestreo y almacenamiento de ADC se realiza en la sección VHDL, mientras que el código de programación del conector Ethernet está en el procesador Microblaze....
Por lo que sé, hay dos autobuses principales: AMBA / AXI y Wishbone. Si bien AMBA / AXI se ha demostrado en casi todos los chips ARM, no encontré algunos números para Wishbone. ¿Hay puntos de referencia o implementaciones reales (ASIC) de Wishbo...
¿Cómo puedo borrar el flujo de bits almacenado en la memoria flash de un FFPGA (Flash FPGA, por ejemplo, MAX10) usando un microcontrolador o cualquier otra lógica?
Analicé documentación de MAX10 y aún no encontré ninguna Solución fácil (y c...
No estoy seguro de cómo generar la señal completa en un FIFO con escritura rápida y lectura lenta. Por ejemplo, si f_wr = 10 * f_rd, cuando el puntero de escritura actualizado se sincroniza con el lado de lectura utilizando metodologías simples...
Quiero comenzar a desarrollar con un FPGA y no tengo idea de ellos. He encontrado un pero no estoy seguro de si es una buena opción para comenzar a aprender.
¿Algún consejo?
Esta pregunta no es una recomendación de compra, se trata más de...
Estoy diseñando una PCB con un Altera MAX10 (10M02) CPLD que solía hacer, entre otras cosas, el arbitraje de bus entre varios chips de memoria (uno / CS por chip).
Todos los chips de memoria están en el mismo bus, por lo que solo uno / CS (y / O...
Me refiero al diseño de alta velocidad con Spartan 6 FPGA.
Mi consulta es, en diseño, tengo dispositivos compatibles con 5V (ADC, memoria FIFO) y quiero interactuar con 3.3V FPGA spartan 6.
Si opto por una resistencia simple, terminación de d...