Por lo que sé, hay dos autobuses principales: AMBA / AXI y Wishbone. Si bien AMBA / AXI se ha demostrado en casi todos los chips ARM, no encontré algunos números para Wishbone. ¿Hay puntos de referencia o implementaciones reales (ASIC) de Wishbone?
Requisitos de bus: - libre de patente / licencia; - puede conectar puntos finales con tamaños de bits arbitrarios (por ejemplo, de 64 a 32 bits); - rápido (se puede usar para conectar el controlador ddr3)
Definitivamente AMBA.
Wishbone tiene escrituras sincrónicas y lecturas sincrónicas, mientras que AMBA tiene las dos sincrónicas. En un diseño SOC desea que todo sea sincrónico.
En Wishbone tienes que agregar continuamente un ciclo de espera para que los datos regresen de un registro o de la memoria * , mientras que en AMBA los datos fluyen sin esperar.
El ciclo de escritura en AMBA está menos adaptado pero:
1 / Lees mucho más de lo que escribes en los SOC
2 / Puede retrasar / almacenar una dirección de escritura, pero no puede predecir los datos de lectura.
Entre AXI / AMBA, AMBA es la más sencilla de implementar. AXI es desagradable ya que parece tan simple pero es difícil hacerlo bien.
* Todas las memorias en chip y FPGA están sincronizadas en estos días.
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