Tengo el siguiente diseño y necesito insertar la etapa de la tubería entre los componentes A y B (el diseño no cumple con las restricciones de tiempo en Quartus II debido a la larga ruta de datos entre ellos) ..
El registro simple no fu...
Encontré que la interfaz de bus del módulo coretex M0 MCU no tiene HBUSREQ y HGRANT, y HRESP cuando intento implementarlo con el bus AHB.
¿Hay alguna forma de usar AHB no AHB_lite? No puedo usar el sistema de interconexión multicapa. solo yo p...
Por lo que sé, hay dos autobuses principales: AMBA / AXI y Wishbone. Si bien AMBA / AXI se ha demostrado en casi todos los chips ARM, no encontré algunos números para Wishbone. ¿Hay puntos de referencia o implementaciones reales (ASIC) de Wishbo...
Seguí AMBA 3 APB specification para diseñar mi Esclavo APB. La lectura desde el esclavo requiere varios ciclos de reloj para que los datos estén listos para el bus, así que configuro mi señal PREADY para un ciclo de reloj cuando los datos son...
Al conectar varios esclavos AXI4-Lite, ¿debo usar algún tipo de interconexión? Si se garantiza que cada esclavo decodifica un conjunto distinto de direcciones, ¿es posible que los esclavos ajusten sus salidas de datos a alto-z y se conecten entr...