Al usar SystemVerilog y ModelSim, quiero monitorear los valores de algunas señales en mi diseño cuando el reloj está en su borde negativo. Extrañamente, el código responde en ambos bordes (positivo y negativo). Aquí hay un ejemplo de trabajo mín...
He hecho un diseño simple en Quartus Prime, en código verilog, sin usar megawizard, pero accediendo directamente a los pines de la SDRAM. Estoy guardando números binarios de 2 x 16 bits en 3 de los 4 bancos de la SDRAM.
He descargado el diseñ...
Digamos que tengo un circuito que realiza una función que toma 100 ciclos de reloj para completarse. Mi banco de pruebas alimenta las entradas al circuito y luego verifica si la salida es correcta.
No estoy seguro de cómo poner el retraso de...
Tengo un sistema que utiliza un pulso 3ns para activar algunos circuitos descendentes. Cuando conecto el circuito generador de gatillo directamente al circuito descendente, todo funciona bien. Cuando dirijo la señal a través de un Altera Cyclone...
¿Alguien puede decirme cómo obtener el número de pares de LUTs-ff y la celda lógica utilizada en la condición más eficiente e ineficiente en mi Resumen de diseño de ISE?
Puedo ver que hay datos de 'Número de LUT de corte' y 'Número de Flip-fl...
Conseguí este tablero de ebay, parecía ser un trato barato. Es un producto decente por lo que puedo decir en este momento.
Lapreguntaes,¿cuáleslaformamásadecuadadeconectarunaplacahijaaestaplacaenelencabezadomachodevarillaancha?Larespuestaobv...
Estoy experimentando con FPGA (estoy usando la placa Mojo pero no creo que sea esencial), y escribí un código para agregar un contador cada vez que se presiona un botón (el contador está asignado a Los 8 leds en el tablero)
El código e...
Soy nuevo en FPGA y estoy intentando enviar una señal de RELOJ como salida de un pin GPIO de un Altera Cyclone IV E. Primero hice un programa:
module CLOCK_out (input CLOCK_50, output CLOCK_pin);
assign CLOCK_pin = CLOCK_50;
endmodule...
Básicamente, necesito saber si hay una función que le permita ingresar estímulos en un FPGA sin usar elementos como generadores de señales. Los FPGA de Altera tienen una función implementada a través de Quartus llamada señal tap II. Esto permite...
Tengo un fragmento de código que debe ejecutarse después de otro. Por ejemplo, tengo un slv_reg2 <= slv_reg0 + slv_reg1; adicional y luego necesito que se reste el resultado de un número.
architecture IMP of user_logic is
signal slv...