Es probable que la velocidad no sea un gran problema, la mayoría de los dispositivos que cambian el nivel lógico ahora funcionan en el rango de MHz.
Así que esta es la comprensión básica:
No puede exceder ninguna calificación máxima absoluta para cualquier pin. Estas calificaciones se encuentran en la hoja de datos. En algunos dispositivos 3.3 pueden ser tolerantes a 5V. Este no suele ser el caso en los FPGA porque funcionan con niveles de voltaje más bajos, no voy a buscar la hoja de datos. Paso más de mi parte de tiempo mirándolos.
Los dos métodos listados en la nota de la aplicación son para los pines de entrada. Para los pines de salida, a circuito de cambio de nivel con un mosfet o un IC de cambio de nivel debería hacer el trabajo.
Lo más importante es asegurarse de que coincida el ViH y el Vil de su ADC (u otro dispositivo) con el de la palanca de cambios (o FPGA). Algunos ADC digitales pueden funcionar con 5V pero aceptan niveles lógicos de 3.3 o 2.4V para ViH (el voltaje de umbral para un nivel lógico alto o '1'), así que verifique primero.
Luego verifique la corriente y asegúrese de tener suficiente corriente para conducirla; lo último es verificar el reloj máximo del dispositivo. Si son más de 30-50Mhz, entonces es posible que necesite una impedancia que coincida con la traza con la entrada y salida digital.