No estoy seguro de cómo generar la señal completa en un FIFO con escritura rápida y lectura lenta. Por ejemplo, si f_wr = 10 * f_rd, cuando el puntero de escritura actualizado se sincroniza con el lado de lectura utilizando metodologías simples para la sincronización del dominio de reloj rápido al dominio de reloj lento (por ejemplo, extendiendo la vida útil de los datos en el dominio de reloj rápido) Los datos podrían haber sido escritos en el FIFO. En tales casos, la señal completa no está actualizada y puede causar que los datos en FIFO se sobrescriban. ¿Qué tipo de procesamiento especial debe tomarse aquí?
Como intenté generar un FIFO IP en Xilinx ISE, no hay opción para ingresar los parámetros de los relojes si elijo no usar FIFO incorporado, es decir, no sabe de qué lado (escritura / lectura) va mas rapido ¿Cómo hace la IP correctamente esta sincronización?