He codificado este estado en VHDL, pero tengo problemas para entrar en un estado determinado.
architecture Behavioral of game is
type LIST is ARRAY (11 downto 0) of std_logic_vector(3 downto 0);
Constant LISTEN: LIST := ("0010","0100","10...
He diseñado un circuito de System Generator para implementar en FPGA. La señal de salida es un sinusoidal con frecuencia modificable. Necesito leer la señal de salida por osciloscopio. Debería poner un DAC en la salida ya que la salida de FPGA e...
Hay un video de Youtube de un ADC de alta velocidad, utilizando la interfaz de alta velocidad JESD204, que interactúa con un FPGA mediante un transceptor de fibra óptica: enlace
¿Hay una versión comercial de esto? ¿Hay documentos, notas téc...
Estoy escribiendo un programa de controlador VGA en Verilog en un Spartan 3E (placa FPGA Papilio one- 500k incluida con LogicStart MegaWIng). La frecuencia del reloj interno de Spartan 3E es de 32MHz. Pero necesito generar un reloj de 25Mhz...
Intenté compilar un proyecto TCP / IP para el RTOS de MicroC / OS II con un diseño Altera DE2 y .sof . Puedo ejecutar el MicroC / OS II con otras aplicaciones, pero cuando intento compilar este proyecto más avanzado, obtengo el mensaje de...
Soy un principiante en verilog y estoy tratando de escribir un programa de contador. Mi objetivo es incrementar el valor de conteo cada vez que presiono el interruptor Sw. El siguiente es mi programa. Pero estoy recibiendo algún error de sintaxi...
Tengo el siguiente fragmento de código VHDL que se está comportando mal y no sé por qué:
process (clock)
variable counter : std_logic_vector (15 downto 0) := x"0000";
variable op : std_logic_vector (7 downto 0);
begin
if (clock = '1') then...
Estoy diseñando un circuito de encriptación simple en Xilinx Virtex-5 FPGA. He dado la restricción de tiempo en la UCF de la siguiente manera:
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIOD "clk" 25 ns HIGH 50%;
Mi diseño no tiene ningún...
Necesito consejos aquí.
Uno de mis proyectos de pasatiempo a medio plazo es crear un emulador de conjunto de instrucciones de ISA populares (por ejemplo, ARM7) en un dispositivo FPGA. Mucha gente ha hecho esto antes.
Mis requisitos son esp...
Estoy usando Altera SignalTap II que viene con Quartus II. Por lo que entiendo, a cada pin se le puede asignar una condición de disparo. Parece que la adquisición solo se detiene cuando todos se cumplen las condiciones de activación.
¿Cómo...