Counter en Verilog

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Soy un principiante en verilog y estoy tratando de escribir un programa de contador. Mi objetivo es incrementar el valor de conteo cada vez que presiono el interruptor Sw. El siguiente es mi programa. Pero estoy recibiendo algún error de sintaxis en el segundo si. Soy incapaz de entenderlo. Por favor ayuda.

Gracias de antemano.

module counter (clk,reset,led,sw);
input clk,reset,sw;
output [3:0] led;
reg [3:0] count; 
integer temp = 0;
always @ (*)
    if (~reset)
        count <= 4'b0;
    else if (~sw & posedge clk)
        temp =1;
    else
        count <= count;
    if (temp==1)
        begin
            count <= count +1;
            temp =0;
        end
    else
        count <= count;
assign led = count [3:0];       
    endmodule 
    
pregunta user30623

1 respuesta

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La segunda instrucción 'if' no es parte del bloque 'siempre'. Intente poner 'comenzar' y 'terminar' alrededor de la lógica que desea agrupar.

    
respondido por el user30626

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