Recientemente, he codificado un filtro en VHDL para sintetizarlo para un FPGA y lo hice usando el método convencional en el que primero diseñas la máquina de estados finitos (FSM) y luego la implementas en tu código. Pero me di cuenta de que cua...
Soy nuevo en FPGA y VHDL. Estoy usando Xilinx Spartan 3A.
He escrito una ROM personalizada con el archivo de inicialización .hex. Me gustaría verificar que la rom esté inicializada con los valores en el valor .hex. ¿Hay un método para verific...
Estoy utilizando una placa DE0-Nano en mi proyecto. Tiene un chip FPGA Altera Cyclone IV E además de otros componentes como ADC, RAM, etc. Cuando se conecta a una fuente de alimentación USB, el DE0-Nano requiere alrededor de 5 V para funcionar....
Para encontrar la Fmax de un circuito diseñado con VHDL, necesita tener un registro para registrar la ruta. Debido a esto, sin embargo, se requieren 2 ciclos de reloj para obtener la salida correcta después de ingresar algunos datos. ¿Es correct...
Estoy usando un FPGA para implementar filtros FIR, específicamente para esta pregunta, he implementado un filtro de promedio móvil de 12 puntos. En este momento, solo estoy usando un generador de señal como entrada al FPGA y conectando una onda...
Escribí en un procedimiento el comportamiento de una transacción SPI simple que uso en mis bancos de prueba para facilitar la escritura y la lectura.
¿Hay alguna forma de hacer que este procedimiento sea lo más genérico posible sin mencionar el...
Estoy jugando con el editor de FPGA y mirando un Spartan3E. Cuando hago clic en las diferentes líneas, la consola muestra lo que creo que es un nombre para cada línea individual:
¿Qué significa esto exactamente? Sé que hay diferentes tipos de...
Casi todos los libros y blogs de verilog sugieren que no se incluyan las tareas de bloqueo y desbloqueo en el mismo bloque siempre.
Pero a veces también veo un código que tiene un código de bloqueo y desbloqueo en el mismo bloque, aún puede f...
Estoy tratando de construir algunos circuitos de baja potencia en el nivel RTL. ¿Cómo me ocuparía de codificar el aislamiento de los operandos para que la herramienta de síntesis (ASIC / FPGA) lo reconozca? Suponiendo que la especificación requi...
Creé mi propio reloj, ya que necesito un reloj de 2Mhz y el IP del generador del reloj no me deja pasar por debajo de los 6Mhz. Creé un módulo divisor de reloj.
module clock_divider#(parameter HALF_CYCLE_COUNT = 128, COUNT_BITS = 8)
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