Esta es una pregunta de seguimiento en this , donde Le pregunté acerca de cómo se pueden implementar las multiplicaciones sin usar ningún DSP del FPGA.
Ahora, me gustaría saber si se pueden implementar núcleos IP de Quartus como el multiplic...
Me gustaría abrir y cerrar un obturador (modulador acústico-óptico) realmente rápido. Realmente rápido en este caso significa 2 MHz. Sin embargo, el obturador no se debe modular periódicamente, por ejemplo. Con frecuencia constante. El obturador...
Hace muchos años, mi profesor nos enseñó a programar la placa de desarrollo Xilinx Spartan II. Nos enseñó a pensar en el elemento de hardware que queríamos invocar (compuerta lógica, sumador, registro de cambios, etc.) y luego verifica Xilinx XT...
Quiero convertir un diseño de verilog en vhdl pero encontré un módulo de verilog que no veo forma de convertirlo, porque el diseño en sí no tiene sentido para mí. La entidad del módulo es el siguiente fragmento de código:
module fifo_mst_dpath...
He estado haciendo un montón de ingeniería de software, y me siento intrigado por la implementación del hardware de las cosas en la medida en que me gustaría trasladar uno de mis algoritmos recientes a un FPGA.
Tratar de aprender FPGAs, que pare...
Actualmente estoy intentando implementar un IP-Core en un Cyclone V 5CSEBA6U23I7 del sistema FPGA-HPS con Altera Quartus II y TimeQuest Analyzer.
El código Verilog pegado a continuación produce un problema de tiempo, es decir, la asignación...
Necesito mezclar algunos datos en FPGA antes de transmitir a otro FPGA para permitir la recuperación del reloj y mantener el balance de DC. He implementado un aleatorizador paralelo síncrono para un bloque de datos de 119 bits, pero no puedo enc...
Por lo tanto, estamos implementando el cálculo inverso de 8 * 8 matrices utilizando la descomposición de LU en un FPGA Basys 3 Artix 7:
enlace
1) Tras la síntesis y la implementación, encontramos que el consumo de LUT y los inconveniente...
Los FPGA contienen recursos lógicos y recursos de enrutamiento para vincularlos entre sí. Creo que, para un número dado de bloques lógicos que se están utilizando, habría un% de los recursos de enrutamiento que se utilizan que los vinculan. ¿Es...
Soy nuevo en Quartus y he estado intentando probar mi ALU de 32 bits en Quartus 13.1. Cuando intento la simulación funcional, obtengo una cadena de Zs. Los resultados para los componentes individuales, como el FullAdder, muestran los resul...