¿Se puede conectar un FPGA a un procesador a través de Direct Media Interface (DMI), sin un concentrador de controlador de plataforma (PCH) dedicado? El FPGA serviría como el puente sur / PCH. En la línea de procesadores, estaba pensando en los...
Para el diseño FPGA, la compilación del diseño produce un flujo de bits. ¿Cuál es la entrada de la simulación (Timing y RTL)? ¿Es el bitstream en sí? Otro archivo?
Específicamente para Altera, ¿cuáles son los formatos posibles para el flujo de b...
No estoy realmente seguro de lo que está mal con mi código de abajo para un vga. Todo lo que quiero que haga el programa es mostrar un color sólido en el monitor. Quiero usar los interruptores de mi tarjeta para cambiar el color que se muestra....
Estoy haciendo un ADC (en VHDL) para Spartan-3AN. Desafortunadamente, tengo que programar mi FPGA (programa FPGA solamente) un tiempo aleatorio antes del amplificador de ganancia programable ( Spartan 3AN User Guide página 73) funciona correcta...
Tengo algunas preguntas casi sin correlación, por lo que las voy a endurecer, espero que puedan ayudarme:
1) Estoy estudiando Diseño RTL, y la pregunta es a nivel de la ruta de datos, unidad aritmética ecc. No entiendo por qué y cómo se puede...
En el esquema DE1-SoC (de Terasic), encontré resistencias de la serie de 47 ohmios conectadas a los GPIO, que están usando 3.3V VCCIO.
La hoja de datos del ciclón V muestra que no se requiere terminación externa como se muestra en la imagen adju...
Actualmente estoy tratando de aprender más sobre los relojes y lo que se necesita para construirlos. Actualmente poseo un reloj llamado G-Shock 7900b y me preguntaba qué funciona dentro. Aquí hay un enlace al reloj:
enlace
Me pregunto si...
Hola, soy un estudiante de ingeniería eléctrica desde que estudiamos solo microcontroladores y procesadores. Decidí aprender más acerca de fpga (tengo un poco de experiencia con spartan 3e vhdl). Mi objetivo es poder realizar el procesamiento de...
Quiero leer los datos de FT2232H utilizados en un modo FIFO síncrono de estilo FT245 ( enlace p.27) con placa DE0-Nano FPGA:
process(clk)
begin
if (rising_edge(clk)) then
next_state <= current_state;
case current_s...