Supongamos que tengo dos procesos en VHDL: un proceso se activa en el borde ascendente del reloj y es una máquina de estados que establece una bandera en uno de sus estados. El segundo proceso también se activa en el flanco ascendente del reloj...
Si debe mezclar fracasos de reinicio síncrono y no reinicio en un solo bloque siempre, esta sería la forma correcta ...
always @ (posedge clk)
if ( reset )
begin
resettable_flops <= 0; // Resettable to 0.
nonresettable_flops &l...
¿Es un código VHDL válido y sintetizable?
case IR(10 downto 7) is -- RD
when "0000" => R0 <= RTA;
when "0001" => R1 <= RTA;
when "0010" => R2 <= RTA;
when "0011" => R3 <= RTA;
when "0100" => R4 &l...
Mi propuesta para un proyecto final.
Mi tío está haciendo su propia casa de humo, y para hacer el humo él
Decidimos usar un elemento calentador de agua. Durante las vacaciones de Acción de Gracias
estábamos discutiendo esto, y me dio l...
Tengo una pequeña unidad de punto flotante, descrita en VHDL, y sintetizable. Me gustaría comprar un FPGA (no costoso) que me permita probar en la práctica la unidad.
He usado un FPGA en el pasado, un virtex-5, que es demasiado caro para lo q...
Sólo estoy tratando de configurar ISE envirmonent.
Pero no hay XC5VLX110 en la lista de dispositivos en la configuración del proyecto en ISE como se muestra en la siguiente imagen.
¿Qué debo hacer para resolver en esta situación?
Recientemente, instalé Altera Quartus 15.1 y ahora sigo las instrucciones de "inicio", puedes leerlo aquí . En el paso: para ver el circuito resultante, vaya a Herramientas → Visores de la lista de redes → Visor de mapas de tecnología (post-map...
Estoy escribiendo un código VHDL para implementar un cifrado en FPGA.
Estoy pasando un valor hexdecimal a una señal como entrada
input : in STD_LOGIC_VECTOR (63 downto 0);
Obtengo el valor en la entrada, pero además quiero usar solo lo...
Habiendo jugado con Verilog por algún tiempo, decidí pasar a implementar diseños en Alltera CycloneIV FPGA usando la suite Quartus.
Comenzando con un simple flip flop en D, me enfrento al primer bloqueo de ruta.
Declaración de problema :...
Estoy usando un FPGA para controlar un ADC de 4 canales (ADC084S101) para muestrear cuatro voltajes analógicos diferentes. Para indicar al ADC qué canal muestrear a continuación, hay un registro de control que puede escribirse con 00, 01, 10 u 1...