Estoy teniendo problemas con una simulación de un sumador completo de 8 bits que escribí en verilog. Básicamente tengo dos enteros que introduzco en el sumador completo, los sumo y verifico si el resultado es el esperado. Aquí está el código:...
Sé que esta es una pregunta súper elemental, ¡pero soy un bebé recién nacido de un día en el campo de FPGA!
Durante años he trabajado con AVR y ahora estoy empezando a aprender FPGA. ¿Quiero saber si tienen un oscilador interno como los AVR p...
Los datos en bruto binarios del sensor SAR se procesan en fpga y se generan como hexadecimales. Ahora, estos datos que actualmente almacenamos como ASCII en archivos .txt. Sin embargo, se necesita mucho espacio para almacenar.
¿Existe una ma...
He estado jugando mucho con FPGA (o eso pensé). Siempre he estado tratando con diferentes paneles de evaluación, etc., lo cual es muy útil; conectas el cable USB, usas la herramienta de desarrollo y el "flujo de bits de carga", pero ¿cómo uso un...
Estoy intentando implementar un clon mips1 simple en Verilog en este momento, funciona bien en simuladores, pero también quiero ejecutarlo en un FPGA real.
Básicamente, me gustaría enviar / recibir caracteres a la CPU en ejecución a través de...
Primero, un descargo de responsabilidad de que esta es mi primera vez que uso verilog y realmente no sé nada. Mi código es el siguiente:
module trapverilog(
input CLK,
input SIGNAL,
input x,
output reg OUT
);
reg[1:0] yre...
Ok, soy un principiante autodidacta que juega con un FPGA y VHDL. He implementado exitosamente una serie de proyectos usando I / O pero solo unidireccional. Los pins están dentro o fuera, pero no inout.
Ahora quiero conectar con un dispositiv...
La placa SOPC contiene un procesador Altera Stratix, pero la descripción menciona el uso de una IP de núcleo suave Alteras NIOS II. Si es un núcleo suave, ¿por qué estamos usando un procesador Stratix? PIC de: Rapid_prototyping pg.309, aut...
¿Cómo restringirías este diseño?
ext_clkyclk_insonasíncronosentresí.clk_divsederivadeclk_incondobleperíodo.clk_outpuedesermanejadoporclk_inyext_clk,deacuerdoconelpinselectordelmultiplexor.Estoesloqueharía:create_clock-period42-waveform{021}[get...
Como primer paso para aprender VHDL y usar FPGA, quiero implementar un transmisor UART simple que solo transmita una secuencia de bits constante según el protocolo UART con configuración 9600 8N1.
Estoy usando una placa Altera Cyclone II EP2C...