Soy nuevo en Quartus y he estado intentando probar mi ALU de 32 bits en Quartus 13.1. Cuando intento la simulación funcional, obtengo una cadena de Zs. Los resultados para los componentes individuales, como el FullAdder, muestran los resultados bien. ¿Qué puedo hacer para ver el resultado (inout) en una representación hexadecimal?
Editar: hubo un problema con la edición de Quartus 13.1. Funciona perfectamente bien en la edición 16.1.
Sin publicar su código HDL, es difícil determinar cuál es exactamente el problema. Sin embargo, algo que produce Zs en la simulación probablemente indica que no se ha asignado la salida. Por ejemplo, al simular este módulo:
module simple(input a,b, output o);
wire o_internal;
assign o_internal = a^b;
endmodule // simple
o tiene el valor Z . Por lo tanto, es probable que desee revisar su ALU y asegurarse de que realmente esté asignando a su señal de salida.
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