Estoy tratando de entender y estudiar acerca de HDMI. Actualmente me estoy refiriendo a aquí ( enlace ). Pero estoy confundido de que ¿por qué ese fifo necesita una resolución más alta? en el caso de 640x480, no usan el fifo en el ejemplo. pero ¿por qué el fifo necesita una resolución más alta?
A resoluciones más bajas, su reloj puede tener una frecuencia más baja, lo que significa que los requisitos de tiempo se relajan cuando coloca y encamina su diseño en el FPGA. El problema con las resoluciones más altas es que requieren una frecuencia de reloj más alta, lo que a su vez refuerza estos requisitos de tiempo.
Digamos que querías más resolución. ¿Qué es lo que hay que hacer? Debe aumentar la velocidad a la que alimenta los datos a sus serializadores. Esto se hace aumentando la frecuencia con la que se desplazan los datos. A medida que aumenta su frecuencia, el período de reloj disminuye y la cantidad de lógica que puede realizar en ese ciclo también disminuye. También necesita que su lógica se coloque físicamente más cerca del FPGA. Sus requisitos de tiempo se acaban de apretar. Es posible que su herramienta de diseño ni siquiera pueda encontrar una solución que se ajuste al FPGA, ya que todo tendría que estar muy cerca e implementado en muy pocas LUT. La solución es tener un dominio de reloj más lento que "alimente" su dominio de reloj rápido. Pones tu lógica compleja en el dominio lento y minimizas la lógica del dominio rápido tanto como sea posible. Luego se comunica entre los dos dominios utilizando un FIFO corto para enviar muchos bits a la vez desde el dominio lento al dominio rápido.
Otra forma comúnmente utilizada para aumentar la base de datos es mediante el uso de bloques IP duros que implementan el serializador (y "fifo" también, aunque no está necesariamente expuesto como FIFO). Este tipo de cosas son muy comunes en estos días en los FPGA (eche un vistazo a los tranceivers GTP en el Artix-7). Le pasa toneladas de bits a la vez (piense en 60, 80, etc.) a una frecuencia lenta y los desplaza a una frecuencia mucho más alta. Una vez que comience a requerir que sus datos se desplacen a frecuencias superiores a 500 MHz o 1 GHz, absolutamente debe usar FPGA con este tipo de IP dura, ya que los FPGA que pueden manejar un tiempo de ciclo de < 2ns en la lógica real son bastante caros.