Preguntas con etiqueta 'vlsi'

0
respuestas

¿Cuál es la mejor práctica de diseño para ver múltiples relojes que se generan a partir de un solo PLL dentro de un FPGA?

Supongamos que tenemos dos relojes de 100 mhz y 200 mhz, ambos generados a partir de un PLL dentro de un FPGA. Si son vistos como dos dominios de reloj independientes, entonces todo debería funcionar bien en el diseño, pero habrá una mayor compl...
1
respuesta

Selección del período de tiempo con multiplexor

Señal de entrada variable Quiero seleccionar la línea de retardo en función del período de tiempo de entrada y aprovechar la salida de la línea de retardo para ingresar al multiplexor. Por ejemplo: el período de tiempo de entrada 1ns se debe sel...
0
respuestas

Latch-Up en el diseño de CMOS

Actualmente estoy en un concepto que debería entender pero todavía no puedo entenderlo: "Latch-up" en dispositivos CMOS. Es una condición en la que una cantidad significativa de corriente fluye a través del sustrato de Si de NMOS y PMOS partes d...
0
respuestas

problema con CPLD y la interfaz EEPROM 24C16

Cualquiera puede decir si es posible implementar este código en el dispositivo EEPROM ATMEL 24C16 para escribir los datos. Mientras implemento esto con el Pin de E / S xc9572 de CPLD declarado como sda, scl no tendrá operación de escritura, su f...
0
respuestas

Preferencia de la resistencia MOS como carga en el inversor MOS [cerrado]

¿Por qué se prefiere una resistencia MOS a una resistencia difusa como carga en el diseño de un inversor MOS?     
2
respuestas

¿Por qué VDDIO es más que el suministro de VDDcore en VLSI / chips integrados?

Tengo una pregunta sobre diferentes fuentes de alimentación en un circuito integrado. He visto que el suministro de VDDIO es más que VDDCore. Si la señal de entrada es más que la señal de alimentación, ¿no afectará al dispositivo? Explica el pro...
1
respuesta

Estimación del esfuerzo lógico y el retraso

Entonces, como he entendido, el esfuerzo lógico para una entrada y una puerta con 2 entradas con solo una de las entradas activas = 4/3. Además, el esfuerzo lógico neto es 8/3 (considerando ambas entradas). Ahora, dado que el esfuerzo lógico de...
1
respuesta

¿Por qué la anulación de un restablecimiento asicrónico es un problema en comparación con su aserción?

"El mayor problema con los reinicios asíncronos es que son asíncronos, tanto en la aserción como en la anulación de la aserción. La aserción no es un problema, la anulación de la aserción es el problema. Si el reinicio asíncrono es liberada en o...
1
respuesta

Miniaturización de MOSFET vs. Resistores

Últimamente he estado estudiando algunos vlsi y encontré casos en los que el autor mencionó que es más fácil usar MOSFET a nivel de micras que usar una resistencia. Por lo tanto, en muchos casos (como los inversores de carga) se utilizan MOSFET...
3
respuestas

Diseño de 7400 Series IC

¿Por qué el número de pin 7 GND y 14 VCC en 7400 IC (IC de puerta lógica)? ¿Podría el diseñador haber puesto VCC y GND en algún otro número de pin? ¿Hay una restricción para ese número específico? (Excepto algunos casos, como 7490, considere los...