Entonces, como he entendido, el esfuerzo lógico para una entrada y una puerta con 2 entradas con solo una de las entradas activas = 4/3. Además, el esfuerzo lógico neto es 8/3 (considerando ambas entradas). Ahora, dado que el esfuerzo lógico de una compuerta lógica indica cuánto peor es la producción de corriente de salida que un inversor, estoy confundido aquí. Con dos entradas activas en la puerta NAND, el esfuerzo lógico no debería ser bajo. Además, cuando utilizamos el esfuerzo lógico para estimar el retraso mínimo para un sistema de varias etapas, ¿por qué usamos 4/3 como el esfuerzo lógico para una etapa nand (que es solo el esfuerzo de una entrada)?