Preguntas con etiqueta 'vlsi'

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Verilog: Shift Register con retroalimentación

Estoy intentando simular un registro de desplazamiento de 3 etapas con un bucle de realimentación utilizando D-flipflop y la puerta XOR. main.v: module main( d0,d1,d2, clk , reset , q0,q1,q2); input clk,reset; inout d0,d1,d2,q0,q1,q2;...
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¿Alguna alternativa de código abierto a MyHDL?

¿Existe alguna alternativa de código abierto para MyHDL ? He empezado a aprender pero me resulta muy difícil.     
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Uso de supercorte para reducir la Fuente Directa para Drenaje de Túneles

Me preguntaba si alguien tenía alguna idea sobre qué tan útil sería reducir la fuente directa para drenar el túnel mediante la aplicación de voltajes de polarización de puerta negativos en FinFET de menos de 10 nm. ¿Alguien ha visto esto antes?...
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Apagar corriente

Estoy diseñando un amplificador de ganancia variable (VGA) para un proyecto de curso. Estoy usando la tecnología Cadence CMOS 180nm. Uno de los requisitos es encontrar la corriente de apagado a través de la simulación. Busqué en google sobre el...
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Variación del proceso Inter die vs Intra die

Debido al proceso de fabricación, habrá variaciones, entre las obleas, así como entre las matrices a través de una oblea. Mi pregunta es que ¿qué variaciones son significativas entre las matrices? ¿Y qué variaciones son significativas entre las...
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¿Cuál es el significado de Bootstrapping Phenomenon en MOSFET, cuáles son sus consecuencias y cómo evitarlo?

De acuerdo con lo que he leído en el libro El arranque se produce debido a la capacitancia b / w Gate & drenado de mosfet, los resultados del fenómeno de arranque en Glitches en la salida. He leído en algún lugar que el fenómeno del proceso...
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consumo de energía del bus de datos

En un diseño que tengo, estoy usando un arb de memoria (recibiendo solicitudes de mem de dos maestros) ¿Cuáles son las ventajas y desventajas de cada uno de los siguientes: use un mux para leer los datos de cada maestro, de modo que si la m...
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¿Cuál es la diferencia si Floorplanning para FPGA, ASIC (basado en células estándar) y matriz de puertas?

La planificación del piso es el paso, en el cual los bloques funcionales se asignan en el área del chip y el área total del chip, la ubicación de los pines se finaliza. Ahora, ¿cuál es la diferencia en la planificación del piso para FPGA, ASI...
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codificación verilog en modelsim

alguien puede decirme la codificación y simulación de Verilog para este diseño usando el software modelsim ... probé mucho con la siguiente codificación pero no puedo obtener el resultado correcto ... por favor, lo necesito para mi referenci...
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NAND igual tiempo de subida y caída en Spice

He escrito un código de especia para implementar una puerta NAND. Entonces medí el tiempo de cambio de eso. (El tiempo entre el cambio en la entrada que afecta a la salida). Quiero que el tiempo de subir y bajar sea igual. Intenté cambiar el anc...