codificación verilog en modelsim

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codificación verilog en modelsim

#1 de The Photon (1 votos)
#2 de hwengmgr (0 votos)

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alguien puede decirme la codificación y simulación de Verilog para este diseño usando el software modelsim ... probé mucho con la siguiente codificación pero no puedo obtener el resultado correcto ... por favor, lo necesito para mi referencia.

module SD_L(in,clk,rst,q,out);
  input in,clk,rst,q;
  output out;
  reg out;
  wire k1,k2,k3;
  assign k1=in||q;

  SD_dl m1(.enable(k1),.q(k2));

  assign k3=k2&clk;

  always@(posedge clk)
  begin
    out<=q;
  end

  SD_dff m2( .d(in),.clk(k3),.rst(rst),.out(q));

endmodule

vlsi

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score 1 · Answer 1

Crea k3 como "clk & k2", pero en tu flip flop tienes always @ (posedge clk) en lugar de always @ (posedge k3) .

Por cierto, como práctica de diseño, debería considerar usar un flip-flop con una señal de habilitación en lugar de un reloj cerrado.

Además, su esquema muestra un pestillo y un flip-flop, mientras que su Verilog aparentemente tiene tres elementos de almacenamiento: un pestillo instanciado, un flip-flop instanciado y un flip-flop inferido.

score 0 · Answer 2

como se muestra, su circuito tiene algunos problemas. En particular, un pestillo tiene 2 entradas y solo se muestra 1.

un pestillo tiene una habilitación y una entrada de datos.

reg q;
wire d;

always @(latch_en or d) begin // corrected
   if (latch_en) q <= d;
end

también, ¿es esa una puerta XOR o una puerta OR? su diagrama muestra XOR, pero su código muestra OR.

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