Entiendo que el conteo de puertas no es una medida para los diseños FPGA como lo es en el mundo ASIC. Sin embargo, tengo que comparar la eficiencia estructural de dos diseños, uno en FPGA y otro en ASIC, comparando su área de circuito equivalent...
Estoy buscando en varios diseños de nivel de compuerta (NAND, NOR, AND, INV) para bloques aritméticos / lógicos de baja energía, especialmente sumadores. La energía baja indica el uso de energía mínima por operación ejecutada.
Manteniendo $ V...
Actualmente estoy intentando diseñar un inversor en el software de diseño Microwind que tiene igual tiempo de subida y caída. El tiempo de subida se define como el tiempo para que la salida del circuito pase del 10% al 90% de su valor total, y e...
Estoy tratando de entender si la ecuación de Black solo es cierta para conexiones / conexiones mortales o si lo es. también aplicable a cables inmortales (esencialmente cuando su producto \ $ jL \ $ es menor que \ $ jL_ {blech} \ $ donde \ $ j...
Estoy intentando implementar un contador de 3 bits utilizando compuertas básicas (AND, OR, XOR, NOT, etc.) alrededor de 3 flip-flops tipo D. La entrada es una señal de incremento que cuando se establece en 1 permitirá que el contador aumente en...
Los pasos principales del diseño físico que aprendí de una conferencia de VLSI son: 1) Partición 2) Planificación del piso 3) Ubicación 4) Enrutamiento. La pregunta mía es sobre los pasos 2 y 3.
Parece que los pasos del plano de planta y la u...
He estado estudiando acerca de los inversores durante un tiempo. En el libro que estaba leyendo, los inversores se han explicado de acuerdo con el tipo de carga conectada al drenaje de los transistores de conducción, es decir. Carga resistiva, c...
Leí en las diapositivas de la clase de un curso VLSI que la sincronización del reloj también puede llevar a una disminución del tamaño del área de chips. A mi entender, el ajuste de reloj disminuye el tamaño del chip, ya que esta técnica requier...
Se me ha dado a entender, a partir del siguiente enlace, que un pequeño valor de oscilación por debajo del umbral en los MOSFET implica que hay una mejor relación de corriente de encendido / apagado. Pero, una pequeña oscilación por debajo del u...
Estoy tratando de diseñar un oscilador de anillo en CADENCE utilizando 180 CMOS. En lugar de mostrar la salida de reloj invertida, la salida cambia en intervalos de menos de milivoltios. Cuando conecto solo 9 inversores como este esquema:
elgrá...