Actualmente estoy intentando diseñar un inversor en el software de diseño Microwind que tiene igual tiempo de subida y caída. El tiempo de subida se define como el tiempo para que la salida del circuito pase del 10% al 90% de su valor total, y el tiempo de caída del 90% al 10% de su valor total.
Entiendo que, dado que la movilidad de los orificios no es tan rápida como la movilidad de los electrones, el PMOS debe tener un tamaño tal que su ancho sea de dos a tres veces mayor que el del NMOS. Sin embargo, parece que no puedo obtener una coincidencia completa en los tiempos de subida y caída.
Mi flujo de trabajo es tal que diseño el inversor en Microwind y lo exporto como un formato de lista de red PSPICE (utilizando modelos de Nivel 3 para NMOS y PMOS) que luego simulo con LTspice para investigar los tiempos de subida y bajada. Lo he hecho con tres casos: el ancho P es igual al ancho N, el ancho P es 2.5 veces el ancho N y el ancho P es 3.0 veces el ancho N.
Puedo observar que la diferencia entre los tiempos de subida y caída disminuye de 2.277ps a 1.177ps a 1.073ps a medida que la proporción aumenta de 1 a 2.5 a 3.0, respectivamente. Sin embargo, no sé si esto es "suficientemente bueno" o no. Para fines de laboratorio, mi profesor ha indicado que es suficiente simplemente para mostrar la mejora, pero la diferencia me molesta.
¿Esto es simplemente un artefacto de mi simulación causado por algún aspecto de los modelos MOSFET? ¿Es esto indicativo de un problema con mi diseño en el diseño? He adjuntado un netlist para la simulación 3.0. Los únicos parámetros que parecen cambiar de proporción a relación son los anchos del PMOS (el parámetro "W=" en el elemento "MP1") y los condensadores que Microwind está agregando a la lista de redes. Sospecho que esto podría ser donde me voy mal. Si estas capacitancias se dividen a partir de las longitudes físicas de, digamos, las líneas Vdd y Gnd, entonces tal vez la capacitancia adicional de esas longitudes sea suficiente para influir un poco en mis tiempos de subida y bajada (mis líneas Vdd y Gnd no son perfectamente idénticas en todas las líneas). diseños).
Mis disculpas si se ha respondido a esta pregunta, pero numerosas consultas diferentes al motor de búsqueda para el sitio no parecían mostrar ninguna entrada que aborde el problema del tiempo de subida y caída según se investigó en la simulación (Equal tiempo de subida y caída en circuitos del CMOS ; solo esta entrada parece abordar los "porqués" de igual ascenso y tiempos de caída siendo deseables).
*
* IC Technology: CMOS 90nm - 6 Metal
*
VDD 1 0 DC 1.00
VA 6 0 PULSE(0.00 1.00 0.48N 0.03N 0.03N 0.48N 1.00N)
*
* List of nodes
* "Z" corresponds to n°3
* "A" corresponds to n°6
*
* MOS devices
MN1 0 6 3 0 N1 W= 0.80U L= 0.10U
MP1 1 6 3 1 P1 W= 2.40U L= 0.10U
*
C2 1 0 0.975fF
C3 3 0 1.160fF
C4 1 0 1.233fF
C6 6 0 0.033fF
*
* n-MOS Model 3 :
* low leakage
.MODEL N1 NMOS LEVEL=3 VTO=0.35 UO=500.000 TOX= 1.8E-9
+LD =0.008U THETA=0.300 GAMMA=0.400
+PHI=0.150 KAPPA=0.200 VMAX=130.00K
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p CJSW=240.0p
*
* p-MOS Model 3:
* low leakage
.MODEL P1 PMOS LEVEL=3 VTO=-0.35 UO=200.000 TOX= 1.8E-9
+LD =0.008U THETA=0.300 GAMMA=0.400
+PHI=0.150 KAPPA=0.150 VMAX=100.00K
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p CJSW=240.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.01N 2.00N
* (Pspice)
.PROBE
.END