Entiendo que el conteo de puertas no es una medida para los diseños FPGA como lo es en el mundo ASIC. Sin embargo, tengo que comparar la eficiencia estructural de dos diseños, uno en FPGA y otro en ASIC, comparando su área de circuito equivalente o el conteo de puertas. Para ASIC es sencillo obtener el recuento de puertas, sin embargo, para FPGA, ¿hay alguna aproximación por la cual pueda obtener el recuento de puertas equivalente para un diseño con las siguientes especificaciones?
FPGA: Xilinx XC3S1200E-4FG320
MULTs: 3 (18x18) FFs: 511 LUTs: 611 Slices: 521 Taps / bits: 10/16