Estoy buscando en varios diseños de nivel de compuerta (NAND, NOR, AND, INV) para bloques aritméticos / lógicos de baja energía, especialmente sumadores. La energía baja indica el uso de energía mínima por operación ejecutada.
Manteniendo $ V_ {dd} $, la tecnología y la velocidad de reloj constantes, ¿cuál de los siguientes diseños de sumador es más eficiente en cuanto a energía: ondulación, acarreo anticipado, acarreo selectivo, sumadores de prefijo? ¿Y por qué es así?
Independientemente del diseño de sumador completo (que es muy importante como dice BarsMonster), objetivamente, el sumador más eficiente en cuanto a consumo de energía sería el que tenga el menor número de transistores.
Usando el mismo tipo de unidad de sumador completo (la misma cantidad de transistores en cada FA) en los sumadores que usted menciona, el "más pequeño" sería el sumador de acarreo de ondulación. Todos los demás agregadores tienen algún tipo de circuito adicional para reducir el retraso de propagación crítico.
Revise este enlace: enlace @ páginas 40 - 48.
No es tan simple. Hay muchas variantes de fulladder en sí, con un número diferente de transistores. Este es un tema muy popular, y en IEEE puede encontrar fácilmente muchos artículos con resultados de referencia específicos en los que está interesado.
También puedo agregar que el hecho de agregar look-look-carry le permite usar un voltaje mucho más bajo con el mismo nivel de rendimiento = > Menos consumo total al mismo nivel de rendimiento.