Actualmente estoy en un concepto que debería entender pero todavía no puedo entenderlo: "Latch-up" en dispositivos CMOS. Es una condición en la que una cantidad significativa de corriente fluye a través del sustrato de Si de NMOS y PMOS partes de una estructura CMOS. Al tener una ruta de alta conductividad desde VDD a GND en la estructura CMOS, podría dañar el dispositivo y nunca se recuperaría.
Así que con esta definición en mi cabeza, estoy tratando de averiguar los factores que me ayudarán a evitar el bloqueo en los dispositivos CMOS. Además, ¿por qué la concepción de la tecnología CMOS en sustratos SOI en última instancia evita el enganche?
Gracias de antemano por los consejos