Supongamos que tenemos dos relojes de 100 mhz y 200 mhz, ambos generados a partir de un PLL dentro de un FPGA. Si son vistos como dos dominios de reloj independientes, entonces todo debería funcionar bien en el diseño, pero habrá una mayor complejidad debido a las técnicas de prevención de metastabilidad de async fifo u otras. Si se considera que pertenecen a un dominio de un solo reloj, supongo que tendremos que hacer un ajuste automático ajustando el desfase en el PLL, que según mi experiencia será problemático debido a la simulación requerida posterior a la ruta, y que está cerca imposible para grandes diseños (a menos que esté dispuesto a esperar el largo tiempo de simulación). Así que tengo curiosidad por saber cuál es la mejor práctica de diseño en este caso. Además, si los relojes obtenidos no son múltiplos de 2 ^ n, digamos 50 mhz y 150 mhz, entonces qué soluciones se usan en la práctica. Aprecio sus amables respuestas.