Entiendo lo que es la metastabilidad pero no entiendo cómo unir las chanclas reduce esto.
Si la salida del primer flipflop es metaestable, se usa como entrada para el segundo. Pero no veo cómo el 2nd flip flop podrá hacer nada con esta entrad...
Estoy confundido acerca de la metastabilidad. Sé que la metastabilidad es la condición en la que la salida de un flip flop se vuelve impredecible (ya sea alta o baja) por alguna "duración del tiempo" " ... De acuerdo, desde esta definición, se...
Tengo una confusión con respecto a la resolución de metastabilidad usando flip flops, sé que debo agregar un sincronizador de dos o tres d-flip flop para garantizar una transmisión segura en los límites del dominio del reloj, pero mi confusión e...
Tengounapreguntasobrelametastabilidadyeldominiodecrucedereloj.NecesitodeserializarunflujodebitsdeunADC.TXCLK,TXOUT1,INCLKsonlassalidasdelADC.
Así que la idea era registrar el DATA TXOUT1 en un registro de turno sincronizado por TXCLK, luego c...
Supongo que el estado de salida de un D-flipflop es desconocido en el encendido. Pero, ¿cuáles son las posibilidades de que no sea ni 0 ni 1 sino un estado intermedio como VDD / 2? El D-flipflop en esta pregunta tiene un inversor de controlador...
Entiendo el problema de la metastabilidad y entiendo que no podemos obtener un valor estable en un tiempo limitado, por lo que necesitamos tiempo no vinculado pero no es práctico,
así que pusimos otro flip flop sin lógica para permitir que un...
Estoy tratando de modelar un SN74HC573 pestillo tipo D en VHDL para volver en ello. Esto es lo que obtuve hasta ahora:
-- simple model of a SN74AHC573 D-type Transparent Latch
library ieee;
use ieee.std_logic_1164.all;
-- entity declaration...
Tengo 2 relojes de dominio de tiempo (completamente independientes) y un flujo de bits (bit único)
Los primeros relojes son a 12.29 MHz.
Quiero volver a bloquearlo de forma asíncrona en un segundo dominio de tiempo.
La estabilidad de la...
Aunque los activadores de Schmitt generalmente no se consideran retenciones con restricciones de configuración / retención, un activador de Schmitt es funcionalmente una especie de retención que se fuerza de una manera cuando la entrada está por...
Estoy tratando de observar la metastabilidad simulando (LTSpice) una cadena de inversores y sondeando las señales intermedias.
La oscilación nunca ocurre (puse más de 5 inversores para garantizar un retraso de propagación suficiente). La seña...