Deserialización de metastabilidad y dominio de cruce de reloj

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Tengounapreguntasobrelametastabilidadyeldominiodecrucedereloj.NecesitodeserializarunflujodebitsdeunADC.TXCLK,TXOUT1,INCLKsonlassalidasdelADC. Así que la idea era registrar el DATA TXOUT1 en un registro de turno sincronizado por TXCLK, luego capturar los datos paralizados en cada flanco ascendente de INCLK y luego escribir los datos capturados en un FIFO asincrónico (dos relojes independientes). Mi problema es que el módulo SHIFT REGISTER está cronometrado en TXCLK y el módulo CAPTURE cronometrado en INCLK. INCLK es mucho más lento que TXCLK y no sé si tendré problemas de metastabilidad al pasar de un dominio de reloj rápido (TXCLK) a un dominio de reloj lento (INCLK)

    
pregunta the dude

1 respuesta

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Dice que TXCLK e INCLK provienen del ADC, por lo que no deben ser asíncronos entre sí. Deben derivarse de una fuente interna común, lo que significa que realmente pertenecen al mismo dominio de reloj, y no hay razón para esperar ningún problema con la metastabilidad. Vea si la hoja de datos de ADC (que no ha proporcionado) confirma esto.

Debe tener cuidado de no introducir un sesgo excesivo entre los dos relojes, ya sea en el cableado de la PCB entre los dos dispositivos, o dentro de la FPGA.

    
respondido por el Dave Tweed

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