Supongamos que tenemos dos relojes de 100 mhz y 200 mhz, ambos generados a partir de un PLL dentro de un FPGA. Si son vistos como dos dominios de reloj independientes, entonces todo debería funcionar bien en el diseño, pero habrá una mayor compl...
Cualquier flip flop tipo D tiene una especificación para un ancho de pulso de reloj mínimo. Por ejemplo, el 74LVC374 tiene un tiempo típico de 1.5ns para Vcc = 3V.
¿Pero qué puede pasar con el flip flop si se aplica un pulso más corto a la en...
En el excelente documento de Cliff Cumming sobre reseteos asíncronos y sincrónicos, el siguiente párrafo sobre el riesgo de metastabilidad aparece en la página 19:
Se debe prestar atención a la liberación de la
reinicie para evitar que...
Entiendo que la estabilidad para un sistema LTI se define con respecto a la condición de salida limitada de entrada limitada. Sin embargo, no tengo claro por qué los polos no repetidos en el eje imaginario hacen que el sistema sea ligeramente es...
Estaba leyendo un artículo sobre Sunburst en Clock Domain Crossing y me quedé estancado con esta duda.
Aquí,enel3erflipflop,laentradaesunestadometaestableperoenelflancoascendentedelasalidadelrelojseestablecióenalto.Enelrecuadro,mencionaron...
Intuitivamente, entiendo que con un número par de etapas, la salida de la última sería el mismo nivel lógico que la entrada de la primera, de modo que la salida eventualmente se trabe en un cierto nivel lógico. Considerando que, con un número im...
Muchos tipos de lógica secuencial requieren que la salida de un registro se alimente a la entrada de otro registro que está marcado por el mismo reloj. En tal lógica, es necesario asegurar que una salida modificada del primer registro no pueda a...