Supongo que el estado de salida de un D-flipflop es desconocido en el encendido. Pero, ¿cuáles son las posibilidades de que no sea ni 0 ni 1 sino un estado intermedio como VDD / 2? El D-flipflop en esta pregunta tiene un inversor de controlador de salida.
Depende del diseño del DFF. También puede depender de cuánto tiempo ha pasado desde que se eliminó el poder anteriormente, y del estado del DFF en ese momento.
Algunos diseños de DFF tienen cierta asimetría que hace que se encienda preferentemente en un estado particular.
Teóricamente, los circuitos simétricos 'Perfectamente' podrían encenderse en un estado intermedio, pero eso generalmente no duraría más que el tiempo de asentamiento típico del DFF, porque cualquier ruido térmico (u otro) básicamente sería amplificado por el cierre inherente en un DFF y resolver rápidamente a uno u otro estado.
Cerca del punto de equilibrio, el voltaje de salida típicamente divergirá exponencialmente de ese valor en su camino hacia cualquiera de los rieles.
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