La metastabilidad generalmente no es oscilación, pero la señal de un pestillo , no es un inversor, se mantiene alrededor del 50% del riel durante un período prolongado de tiempo antes de establecerse en uno u otro estado.
Hace solo unas semanas, observé con éxito la metastabilidad en una simulación de LtSpice. Busqué en Google para un modelo de nivel de transistor de un d-latch, y luego usé una búsqueda binaria para el voltaje de entrada exacto que lo haría metaestable.
Si observa detenidamente el pestillo, verá que es un par de inversores 'abrazándose', con dos puertas de transmisión, una para interrumpir / habilitar su circuito de retroalimentación, la otra para conectar una señal de entrada, impulsada por señales de reloj antifase.
Necesitas esas puertas de transmisión, o al menos algo parecido, para establecer las condiciones iniciales requeridas para que los inversores entren en la región de metastabilidad. Como alternativa, simplemente podría usar un par de inversores, con un condensador de bajo valor para un nodo, digamos 1fF, y configurar el parámetro de condiciones iniciales de la tapa para forzar el voltaje inicial. Sin embargo, hacerlo con puertas de transmisión como esta es más realista, es lo que realmente está dentro de un pestillo d.
Estos modelos FET que encontré son de un proceso muy rápido, de ahí el bajo voltaje. El retardo de propagación normal fue de alrededor de 50pS, aquí puede ver que el retardo ha aumentado a alrededor de 600pS, con una porción plana extendida antes de que el flop decida qué forma de liquidar. No pude obtenerlo por más tiempo, ya que me he quedado sin precisión para establecer el voltaje inicial, y LtSpice internamente probablemente solo usa precisión doble.
Los modelos se descargaron de CMOSedu.com, aunque todavía no puedo encontrar el modelo de pestillo, el cmosedu_models.txt debería ser más fácil de encontrar. Puedo publicar mi archivo .asc si lo desea y si es posible.