Preguntas con etiqueta 'pll'

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harán dos plls con reloj de referencia compartido

Estoy tratando de aprender acerca de pll wander o drift. Mi lectura me lleva a creer que una de las razones por las que se desarrollaron los plls fue la lucha contra el vagabundo, ¿tal vez no afecte a los plls? Aunque he visto algunas cosas acer...
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Intentando optimizar el discriminador de fase PLL simple: ¿no hay un equivalente disponible?

Lo que busco es el discriminador de fase "número 3" del venerable 4046 PLL. Es decir, un latch SR detectado borde, efectivamente. Un flanco ascendente en la entrada 1 hace que la salida sea alta. Un flanco ascendente en la entrada 2 hace que la...
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¿Puedo usar un PLL para generar el componente * fase * de una señal SSB?

Quiero usar el método de Kahn para la eliminación y restauración de la envoltura (EER) para producir una señal de portadora suprimida (SSB) de banda lateral única. Kahn simplemente recortó una señal SSB de bajo nivel, pero me pregunto si no es p...
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La simulación de LTSpice se detiene después de 100 ms de transitorio con 'Aumentada definición con'

Simulo un sistema de dos relojes electrónicos de acoplamiento mutuo (DPLL, por sus siglas en inglés, bucles de bloqueo de fase digitales). Esto funcionó bien y también en un tiempo razonable hasta ahora. Sin embargo, pasar a un régimen particula...
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valor inicial de PIC24 PLL

Estoy configurando la frecuencia de mi oscilador PIC y estoy usando un PIC24HJ128GP202. Por lo que he visto en la hoja de datos, dos de mis opciones totales eran usar un cristal o un oscilador interno (FRC) que pasaría por el PLL y escalaría la...
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sincronización de reloj de inyección de señal de control intermitente

Tengo un gran desafío en mi diseño que superar: Necesito una precisión de frecuencia de reloj de < 0.2 ppm con un consumo de energía increíblemente bajo. Lo que estamos haciendo actualmente es usar una banda de base de un transceptor 3G...
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¿Cuáles son los requisitos de jitter de 1G Ethernet?

Tenemos un FPGA Stratix V en el que queremos ejecutar un PHY y MAC Ethernet 1G. Debido a que no tenemos un reloj de referencia de 125 MHz disponible, estamos considerando utilizar un PLL interno al FPGA para generar un reloj de 125 MHz a partir...
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¿Cómo se obtienen las frecuencias comunes de PC (33.33 MHz, 48.000 MHz) desde 14.318 MHz?

Veo que muchos IC para PC utilizan un solo oscilador de cristal de 14.318 MHz (que es una frecuencia estándar de NTSC , tan ampliamente disponible en términos de partes) para generar los relojes para PCI, USB, etc. Aquí hay una tabla de uno de...
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¿Podría un transistor AM / FM vintage 9 implementar un bucle de fase bloqueada de alguna forma?

Una discusión lateral sobre una respuesta a la pregunta ¿Cuántas estaciones se pueden escuchar con una radio AM / FM frente a la ventana de la cúpula de la ISS? ha surgido con respecto a la posibilidad de que un cambio en la frecuencia del o...
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¿Puedo combinar un PLL y un DDS?

Necesito una frecuencia controlable para usar en un transmisor de radio con un rango de 3 a 50MHz (es decir, de 80m a 6m). La frecuencia debe ser seleccionable utilizando un microcontrolador. Debido a que los chips como el Si5351 tienden a dar b...