¿Puedo combinar un PLL y un DDS?

Si puede encontrar un oscilador de 50MHz, existen formas muy sencillas de duplicar su salida, como una compuerta XOR y un retardo RC en una entrada, limpie eso con un circuito sintonizado de 100MHz y tendrá un reloj estable de 100MHz.

^{simular este circuito : esquema creado usando CircuitLab}

La relación de marca-espacio de salida depende de los niveles de conmutación lógica y RC: aquí he configurado la "vida media" de un borde filtrado RC a 5 ns (50% de un ciclo de 100MHz) - t (1/2) = 0.693 * RC) así que RC = 7 ns. Es posible que deba ajustarse para tener en cuenta la impedancia de la fuente, la capacitancia parásita, la longitud de traza de la placa, etc.

Sugiero un filtro L-C para limpiarlo, seguido de un tampón para cuadrarlo si es necesario. Esto debería reducir la fluctuación de fase si la proporción de espacio de marca de entrada no es del 50%, también mejorará la relación de espacio de marca debido a errores de R-C.

Era bien conocido mucho antes de el clásico libro blanco de Xilinx de Peter Alfke "Seis piezas fáciles" que incluye una variante, (No.4) que usa un flipflop y un inversor para proporcionar el retardo - más limpio que un RC o una línea de retardo dentro de un FPGA.

¿Ha considerado simplemente el uso de circuitos multiplicadores de frecuencia? un PLL es, por supuesto, otra opción, pero requiere más componentes y debe asegurarse de que su bucle sea estable, etc. Y si tiene un bucle / VCO defectuoso, es muy posible que aún tenga tonos supremos o más ruido de fase que simplemente un método de multiplicación de enteros.

  

¿Sería factible utilizar un oscilador de cristal de frecuencia más baja y un   PLL para ampliarlo?

Construí un PLL desde el ADF4111 (muy similar al ADF4002) que generó 400 MHz usando un oscilador de colpitos de colector común con una varicap para el ajuste de VCO y funcionó muy bien. Utilicé un PIC pequeño para cargar los valores de registro y, bueno ... simplemente funcionó la primera vez. Mi reloj de referencia era de 10 MHz.

El circuito era parte de un modulador de FM para un sistema de transmisión de datos (10 Mbps) y los datos se atenuaron y AC se acopló en el pin de ajuste de varicap.

  

¿O hay otras opciones que me estoy perdiendo?

Tal vez hay algunos chips DDS que ya tienen un PLL buit?

Sus opciones también dependen de la respuesta espuria, por lo tanto, el nivel de ruido no aleatorio que experimentará. Los DDS tienen salidas espurias, así como el ruido de fase causado por todos los circuitos que tocan los puntos de cruce por cero de las actividades internas de división / reloj del DDS.